Bei der Logikoptimierung muss je nach Realisierungsform der Schaltung zwischen zwei Verfahren unterschieden werden:
- Mehrstufige Logikoptimierung für zellenbasierte Implementierungen wie Standardzellen, Gate Arrays oder FPGAs.
- Zweistufige Logikminimierung für zweistufige Implementierungen wie PLAs oder PLDs.
Wie stets heißen die Optimierungskriterien Kosten und Performance bzw. Fläche und Verzögerungszeit. Auf der Gatterebene wird die Fläche durch die Anzahl der auftretenden Literale (und damit später über die Anzahl und Größe der benötigten Gatter) und die Verzögerungszeit durch die Anzahl der logischen Stufen repräsentiert. Zweistufige Realisierungen sind deshalb auf dieser Abstraktionsebene die schnellst möglichen.