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Gatternetzliste ● Beispiel Verilog-Netzliste:     module 4bit_compare (A, B, equal);  input [3:0] A; input [3:0] B; output equal;  wire w1, w2, w3, w4, w5, w6;  XNOR # (0.2n, 0.3n) G1 (A[0],B[0],w1); XNOR # (0.2n, 0.3n) G2 (A[1],B[1],w2); XNOR # (0.2n, 0.3n) G3 (A[2],B[2],w3); XNOR # (0.2n, 0.3n) G4 (A[3],B[3],w4);  NAND # (0.1n, 0.1n) G5 (w1, w2, w5); NAND # (0.1n, 0.1n) G6 (w3, w4, w6);  NOR # (0.1n, 0.2n) G7 (w5, w6, equal); endmodule  ● Signalübergangszeitem können mit #(Tfall, Trise) definiert werden.

Gatternetzlisten können beispielsweise mit Verilog beschrieben werden. Dort tretten die Gatter als Bibliotheksaufrufe in Erscheinung. Signalübergangszeiten können mit #(Tfall, Trise) definiert werden.