Die Entwurfsregeln werden vom Chiphersteller vorgegeben, können aber durch die Formulierung in einer Technologiebeschreibungssprache vom Schaltungsdesigner angepasst werden. Anhand des Layouts mit eindeutig gekennzeichneten Netzen können einfache topologische Merkmale der Schaltung geprüft werden. Diese werden im folgenden kurz erläutert.
In diese Kategorie gehört z.B. die Bedingung, dass jede Wanne ein bestimmtes Potential haben muss, damit die darin realisierten Bauelemente funktionsfähig sind. Die parasitären pn-Übergänge müssen in Sperrrichtung gepolt sein, d.h. eine n-Wanne muss mit der Betriebsspannung und eine p-Wanne muss mit dem Nullpotential verbunden sein.
Eine nicht gewünschte Verbindung zwischen zwei Netzen, also ein Kurzschluss, kann insbesondere entstehen, wenn ein Layout hierarchisch erstellt wird. Dabei werden die Grundelemente, meist Standardzellen, durch das so genannte Abstract repräsentiert, das nur die Anschlusspunkte des Grundelements, nicht aber sein Layout beschreibt. Wird vom Schaltungsentwickler (oder durch das Verdrahtungswerkzeug) eine Leitung über ein solches Abstract geführt, kann ein Kurzschluss entstehen, wenn in der Standardzelle der gleiche Layer verwendet wird. Dieser Kurzschluss ist für den Schaltungsentwickler nicht zu erkennen, weil das Layout der Standardzelle für ihn nicht sichtbar ist.
Offene Netze sind vom Schaltungsentwickler schwer zu identifizieren, da sie typischerweise durch kleine Details im Layout verursacht werden, wie z.B. fehlende Kontaktlöcher oder Vias. Durch offene Verbindungen können ganze Schaltungsteile ausfallen, wodurch eine Überprüfung aller Leitungen unumgänglich ist.